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高速PCB设计指南(完整版)

发布时间:2019-04-30 21:17 来源:未知 编辑:admin

  高速 PCB 设计指南 - 1 - 高速 PCB 设计指南之一 第一篇 PCB 布线 在 PCB 设计中,布线是完成产品设计的重要步骤,可以说前面的准备工作都是为它而 做的, 在整个 PCB 中,以布线的设计过程限定最高,技巧最细、工作量最大。 PCB 布线有 单面布线、 双面布线及多层布线。布线的方式也有两种:自动布线及交互式布线,在自动 布线之前, 可以用交互式预先对要求比较严格的线进行布线,输入端与输出端的边线应避 免相邻平行, 以免产生反射干扰。必要时应加地线隔离,两相邻层的布线要互相垂直,平 行容易产生寄生耦合。 自动布线的布通率,依赖于良好的布 局,布线规则可以预先设定, 包括走线的弯曲次数、 导通孔的数目、步进的数目等。一般先进行探索式布经线,快速地把短线连通, 然后进行 迷宫式布线,先把要布的连线进行全局的布线路径优化,它可以根据需要断开已布的线。 并 试着重新再布线,以改进总体效果。 对目前高密度的 PCB 设计已感觉到贯通孔不太适应了, 它浪费了许多宝贵的布线通道, 为解决这一矛盾,出现了盲孔和埋孔技术,它不仅完成了导通孔的作用, 还省出许多布线 通道使布线过程完成得更加方便,更加流畅,更为完善, PCB 板的设计过程是一个复杂而又 简单的过程,要想 很好地掌握它,还需广大电子工程设计人员去自已体会, 才能得到其中 的线 电源、地线的处理 既使在整个 PCB 板中的布线完成得都很好,但由于电源、 地线的考虑不周到而引起的干 扰,会使产品的性能下降,有时甚至影响到产品的成功率。所以对电、 地线的布线要认真 对待,把电、地线所产生的噪音干扰降到最低限度,以保证产品的质量。 对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因, 现只对降低式抑制噪音作以表述: (1)、 众所周知的是在电源、地线之间加上去耦电容。 (2)、 尽量加宽电源、地线宽度,最好是地线比电源线宽,它们的关系是:地线mm, 最经细宽度可达 0.05 ~0.07mm, 电源线 mm 对数字电路的 PCB 可用宽的地导线组成一个回路 , 即构成一个地网来使用 (模拟电路的地不 能这样使用 ) (3)、 用大面积铜层作地线用 ,在印制板上把没被用上的地方都与地相连接作为地线用。或 是做成多层板,电源,地线 数字电路与模拟电路的共地处理 现在有许多 PCB 不再是单一功能电路(数字或模拟电路),而是由 数字电路和模拟电路混 合构成的。因此在布线时就需要考虑它们之间互相干扰问题,特别是地线上的噪音干扰。 数字电路的频率高,模拟电路的敏感度强,对信号线来说,高频的信号线尽可能远离敏感 的模拟电路器件,对地线来说,整人 PCB 对外界只有一个结点,所以必须在 PCB 内部进行处 理数、模共地的问题,而在板内部数字地和模拟地实际上是分开的它们之间互不相连,只是 在 PCB 与外界连接的接口处(如插头等)。数字地与模拟地有一点短接,请注意,只有一个 连接点。也有在 PCB 上不共地的,这由系统设计来决定。高速 PCB 设计指南 - 2 - 3 信号线布在电(地)层 上 在多层印制板布线时,由于在信号线层没有布完的线剩下已经不多,再多加层数就会造成 浪费也会给生产增加一定的工作量,成本也相应增加了,为解决这个矛盾,可以考虑在电(地) 层上进行布线。首先应考虑用电源层,其次才是地层。因为最好是保留地层的完整性。 4 大面积导体中连接腿的处理 在大面积的接地(电)中,常用元器件的腿与其连接,对连接腿的处理需要进行综合的考 虑,就电气性能而言,元件腿的焊盘与铜面满接为好,但对元件的焊接装配就存在一些不良 隐患如: ①焊接需要大功率加热器。 ②容易造成虚焊点。所以兼顾电气 性能与工艺需要,做 成十字花焊盘,称之为热隔离( heat shield )俗称热焊盘( Thermal ),这样,可使在焊接 时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电(地)层腿的处理相同。 5 布线中网络系统的作用 在许多 CAD 系统中,布线是依据网络系统决定的。网格过密,通路虽然有所增加,但步进 太小,图场的数据量过大,这必然对设备的存贮空间有更高的要求,同时也对象计算机类电 子产品的运算速度有极大的影响。而有些通路是无效的,如被元件腿的焊盘占用的或被安装 孔、定们孔所占用的等。网格过疏,通路太 少对布通率的影响极大。所以要有一个疏密合理 的网格系统来支持布线的进行。 标准元器件两腿之间的距离为 0.1 英寸 (2.54mm), 所以网格系统的基础一般就定为 0.1 英 寸(2.54 mm) 或小于 0.1 英寸的整倍数,如: 0.05 英寸、 0.025 英寸、 0.02 英寸等。 6 设计规则检查( DRC) 布线设计完成后,需认真检查布线设计是否符合设计者所制定的规则,同时也需确认所制 定的规则是否符合印制板生产工艺的需求,一般检查有如下几个方面: (1)、 线与线,线与元件焊盘,线与贯通孔,元件焊盘与贯通孔,贯 通孔与贯通孔之间的距 离是否合理,是否满足生产要求。 (2)、 电源线和地线的宽度是否合适,电源与地线之间是否紧耦合(低的波阻抗)?在 PCB 中是否还有能让地线)、 对于关键的信号线是否采取了最佳措施,如长度最短,加保护线,输入线及输出线)、 模拟电路和数字电路部分,是否有各自独立的地线)后加在 PCB 中的图形(如图标、注标)是否会造成信号短路。 (6)对一些不理想的线)、 在 PCB 上是否加有工艺线?阻焊是否符合生产工艺的要求,阻焊尺寸是否合适, 字符 标志是否压在器件焊盘上,以免影响电装质量。 (8)、 多层板中的电源地层的外框边缘是否缩小,如电源地层的铜箔露出板外容易造成短 路。高速 PCB 设计指南 - 3 - 第二篇 PCB 布局 在设计中,布局是一个重要的环节。布局结果的好坏将直接影响布线的效果,因此可 以这样认为,合理的布局是 PCB 设计成功的第一步。 布局的方式分两种,一种是交互式布局,另一种是自动布局,一般是在自动布局的基础上 用交互式布局进行调整,在布局时还可根据走线的情况对门电路进行再分配,将两个门电路 进行交换,使其成为便于布线的最佳布局。在布局完成后 ,还可对设计文件及有关信息进行 返回标注于原理图,使得 PCB 板中的有关信息与原理图相一致,以便在今后的建档、更改设 计能同步起来 , 同时对模拟的有关信息进行更新,使得能对电路的电气性能及功能进行板级 验证。 -- 考虑整体美观 一个产品的成功与否,一是要注重内在质量,二是兼顾整体的美观,两者都较完美才能认为 该产品是成功的。 在一个 PCB 板上,元件的布局要求要均衡,疏密有序,不能头重脚轻或一头沉。 -- 布局的检查 印制板尺寸是否与加工图纸尺寸相符?能否符合 PCB 制造工艺要求?有无定位标记? 元件在二维、三维空 间上有无冲突? 元件布局是否疏密有序,排列整齐?是否全部布完? 需经常更换的元件能否方便的更换?插件板插入设备是否方便? 热敏元件与发热元件之间是否有适当的距离? 调整可调元件是否方便? 在需要散热的地方,装了散热器没有?空气流是否通畅? 信号流程是否顺畅且互连最短? 插头、插座等与机械设计是否矛盾? 线路的干扰问题是否有所考虑?高速 PCB 设计指南 - 4 - 第三篇 高速 PCB 设计 (一)、电子系统设计所面临的挑战 随着系统设计复杂性和集成度的大规模提高,电子系统设计师们正 在从事 100MHZ 以上 的电路设计,总线的工作频率也已经达到或者超过 50MHZ ,有的甚至超过 100MHZ 。目前约 50% 的设计的时钟频率超过 50MHz ,将近 20% 的设计主频超过 120MHz 。 当系统工作在 50MHz 时,将产生传输线效应和信号的完整性问题;而当系统时钟达到 120MHz 时,除非使用高速电路设计知识,否则基于传统方法设计的 PCB 将无法工作。因此, 高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设 计师的设计技术,才能实现设计过程的可控性。 (二)、什么是高速电路 通常认为如果数字逻辑电路的频率达到或者超过 45MHZ~50MHZ ,而且工作在这个频率之 上的电路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路。 实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿 (或称信号的跳变)引发了信号传输的非预期结果。因此,通常约定如果线 数字信号驱动端的上升时间,则认为此类信号是高速信号并产生传输线效应。 信号的传递发生在信号状态改变的瞬间,如上升或下降时间。信号从驱动端到接收端经 过一段固定的时间,如果传输 时间小于 1/2 的上升或下降时间,那么来自接收端的反射信号 将在信号改变状态之前到达驱动端。反之,反射信号将在信号改变状态之后到达驱动端。如 果反射信号很强,叠加的波形就有可能会改变逻辑状态。 (三)、高速信号的确定 上面我们定义了传输线效应发生的前提条件,但是如何得知线 驱动端 的信号上升时间? 一般地,信号上升时间的典型值可通过器件手册给出,而信号的传播时 间在 PCB 设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度 (延时 )的对应 关系。 PCB 板上每单位英寸的延时为 0.167ns. 。但是,如果过孔多,器件管脚多,网线上设 置的约束多,延时将增大。通常高速逻辑器件的信号上升时间大约为 0.2ns 。如果板上有 GaAs 芯片,则最大布线mm 。 设 Tr 为信号上升时间, Tpd 为信号线传播延时。如果 Tr ≥4Tpd ,信号落在安全区域。 如果 2Tpd ≥Tr ≥4Tpd ,信号落在不确定区域。如果 Tr ≤2Tpd ,信号落在问题区域。对于落在 不确定区域及问题区域的信号,应该使用高速布线方法。 (四)、什么是传输线 PCB 板上的走线可等效为下图所示的串联和并联 的电容、电阻和电感结构。串联电阻的 典型值 0.25 -0.55 ohms/foot ,因为绝缘层的缘故,并联电阻阻值通常很高。将寄生电阻、 电容和电感加到实际的 PCB 连线中之后,连线上的最终阻抗称为特征阻抗 Zo 。线径越宽, 距电源 /地越近,或隔离层的介电常数越高,特征阻抗就越小。如果传输线和接收端的阻抗 不匹配,那么输出的电流信号和信号最终的稳定状态将不同,这就引起信号在接收端产生反高速 PCB 设计指南 - 5 - 射,这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减 小,直到信号的电压和电流达到稳定。这种效应被称为振荡,信号 的振荡在信号的上升沿和 下降沿经常可以看到。 (五)、传输线效应 基于上述定义的传输线模型,归纳起来,传输线会对整个电路设计带来以下效应。 · 反射信号 Reflected signals · 延时和时序错误 Delay & Timing errors · 多次跨越逻辑电平门限错误 False Switching · 过冲与下冲 Overshoot/Undershoot · 串扰 Induced Noise (or crosstalk) · 电磁辐射 EMI radiation 5.1 反射信号 如果一根走线没 有被正确终结 (终端匹配 ),那么来自于驱动端的信号脉冲在接收端被反 射,从而引发不预期效应,使信号轮廓失真。当失真变形非常显著时可导致多种错误,引起 设计失败。同时,失真变形的信号对噪声的敏感性增加了,也会引起设计失败。如果上述情 况没有被足够考虑, EMI 将显著增加,这就不单单影响自身设计结果,还会造成整个系统的 失败。 反射信号产生的主要原因:过长的走线;未被匹配终结的传输线,过量电容或电感以及 阻抗失配。 5.2 延时和时序错误 信号延时和时序错误表现为:信号在逻辑电平的高与低门限之间变化时保持一段 时间信 号不跳变。过多的信号延时可能导致时序错误和器件功能的混乱。 通常在有多个接收端时会出现问题。电路设计师必须确定最坏情况下的时间延时以确保 设计的正确性。信号延时产生的原因:驱动过载,走线 多次跨越逻辑电平门限错误 信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误。多次跨越逻 辑电平门限错误是信号振荡的一种特殊的形式,即信号的振荡发生在逻辑电平门限附近,多 次跨越逻辑电平门限会导致逻辑功能紊乱。反射信号产生的原因:过长的走线,未被终结的 传输线,过量电容或电感以及 阻抗失配。 5.4 过冲与下冲 过冲与下冲来源于走线过长或者信号变化太快两方面的原因。虽然大多数元件接收端有 输入保护二极管保护,但有时这些过冲电平会远远超过元件电源电压范围,损坏元器件。 5.5 串扰 串扰表现为在一根信号线上有信号通过时,在 PCB 板上与之相邻的信号线上就会感应出 相关的信号,我们称之为串扰。 信号线距离地线越近,线间距越大,产生的串扰信号越小。异步信号和时钟信号更容易 产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。高速 PCB 设计指南 - 6 - 5.6 电磁辐射 EMI(Electro -Magnetic Interference) 即电磁干扰,产生的问题包含过量的电磁辐射及 对电磁辐射的敏感性两方面。 EMI 表现为当数字系统加电运行时,会对周围环境辐射电磁波, 从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局 布线不合理。目前已有进行 EMI 仿真的软件工具,但 EMI 仿真器都很昂贵,仿真参数和边 界条件设置又很困难,这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制 EMI 的各项设计规则应用在设计的每一环节,实现在设计各环节上的规则驱动和控制。 (六)、避免传输线效应的方法 针对上述传输线问题所引入的影响,我们从以下几方面谈谈控制这些影响的方法。 6.1 严格控制关键网线的走线长度 如果设计中有高速跳变的边沿,就必须考虑到在 PCB 板上存在传输线效应的问题。现在 普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基 本原则:如果采用 CMOS 或 TTL 电路进行设计,工作频率小于 10MHz ,布线MHz 布线 英寸。如果工作频率达到或超过 75MHz 布线 英寸。对于 GaAs 芯片最大的布线 英寸。如果超过这个标准,就存 在传输线 合理规划走线的拓扑结构 解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构 是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时,除非走线分支长度保持很短, 否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下, PCB 走线采 用两种基本拓扑结构,即菊花链 (Daisy Chain) 布线和星形 (Star) 分布。 对于菊花链布线,布线从驱动端开始,依次到达各接收端。如果使用串联电阻来改变 信 号特性,串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面,菊花链走线效 果最好。但这种走线方式布通率最低,不容易 100% 布通。实际设计中,我们是使菊花链布 线中分支长度尽可能短,安全的长度值应该是: Stub Delay

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